东京工业大学的科学家们开发了一种先进的锁相环[1](PLL)频率合成器，可以大大降低功耗。该数字PLL可能成为低功耗蓝牙(BLE)和其他无线技术的有吸引力的构建基块，以支持广泛的物联网(IoT)应用。
作为无线通信系统的关键组成部分，频率合成器需要满足苛刻的要求。尽管模拟PLL频率合成器已成为多年标准，但物联网行业的工程师越来越多地将注意力转向所谓的数字PLL(DPLL)，以实现超低功耗工作。
东京工业大学电气与电子工程学系副教授冈田贤一及其研究小组现在报告了分数N DPLL [2]，其功耗仅为265微瓦(μW)，这个数字还不到功耗的一半。迄今为止实现的最低功耗(980μW)。
研究人员发现，使用自动反馈控制系统可以大大降低总体功耗。冈田说：“这种自动切换反馈路径消耗的功率为68μW，整个DPLL的功耗为265μW。”
有前途的DPLL可以继续用作处理器，存储器和大量新的IoT设备的组件，通过超低功耗运行，它们有望既具有成本效益又具有生态友好性。冈田指出，早期实验表明DPLL可以将电池寿命延长四倍。
本文部分基于新能源和工业技术开发组织(NEDO)委托的项目获得的结果。
这项工作将在2019年国际固态电路会议(ISSCC)的频率合成器会议上进行介绍，这是全球领先的固态电路和片上系统年度论坛。
技术词汇
[1]锁相环(PLL)：一种控制系统，用作许多无线电，无线和电信技术的基本组件。本研究利用了PLL在输入频率的倍数上生成稳定频率的能力。
[2]分数N DPLL：一类新兴的数字PLL，由于可以帮助改善相位噪声而备受关注。
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